TSMC, le plus grand fabricant mondial de puces, développe une technologie de packaging appelée CoPoS (Chip-on-Panel-on-Substrate) qui remplace les wafers circulaires traditionnels par des panneaux rectangulaires de 310×310 mm. Cette innovation vise à augmenter la surface utilisable par unité de production et à défier directement la plateforme EMIB d’Intel dans la course au packaging de processeurs IA toujours plus puissants. La production pilote aurait commencé en juin 2026 dans l’usine VisEra de Longtan à Taïwan, la production de masse étant prévue pour le second semestre 2028, voire 2029. La plateforme actuelle de TSMC, CoWoS, est réservée jusqu’en 2027, créant un goulot d’étranglement pour l’ensemble du secteur de l’IA.
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